本文來說說開關電源時序控制：精密使能輸入、可編程軟啟動、電源良好輸出和有源輸出放電開關。

開關電源時序控制之精密使能輸入
每個穩(wěn)壓器，包括LDO在內(nèi)，都有一個帶0.8 V精密基準電壓的使能輸入。當使能輸入的電壓大于0.8 V時，穩(wěn)壓器使能；當該電壓小于0.725 V時，穩(wěn)壓器禁用。內(nèi)部1 MΩ下拉電阻可防止該引腳懸空時發(fā)生錯誤。利用精密使能閾值電壓，很容易控制器件內(nèi)的電源時序，使用外部電源時也一樣。例如，降壓調節(jié)器1設置為5 V時，可以利用一個電阻分壓器來設置精確的4.0 V跳變點以使能降壓調節(jié)器2,依此類推為所有輸出設置精確的上電時序。

開關電源時序控制之可編程軟啟動
軟啟動電路以可控方式緩慢提高輸出電壓，從而限制浪涌電流。軟啟動引腳連接到 VREG時，軟啟動時間設置為2 ms;在軟啟動引腳與VREG和地之間連接一個電阻分壓器時，軟啟動時間可提高至8 ms。為了支持特定啟動序列或具有大輸出電容的值，可能需要這種配置。軟啟動的可配置能力和靈活性使大型復雜的FPGA以及處理器能以安全可控的方式上電。

開關電源時序控制之電源良好輸出
當所選降壓調節(jié)器正常工作時，開漏電源良好輸出（PWRGD）變?yōu)楦唠娖?。開關電源良好引腳可以將開關電源的狀況告知主機系統(tǒng)。默認情況下，PWRGD監(jiān)控降壓調節(jié)器1上的輸出電壓，但也可以定制其它通道來控制PWRGD引腳。各通道的狀態(tài)（PWRGx位）可通過ADP5050上的I2C接口回讀。PWRGx位的邏輯高電平表示調節(jié)輸出電壓高于標稱輸出的90.5%.當調節(jié)輸出電壓降至其標稱輸出的87.2%以下并持續(xù)50 μs以上時，PWRGx位設為邏輯低電平。PWRGD輸出是內(nèi)部未屏蔽PWRGx信號的邏輯和。內(nèi)部PWRGx信號必須為高電平且持續(xù)至少1 ms,PWRGD引腳才能變?yōu)楦唠娖剑蝗绻?/span>任意PWRGx信號發(fā)生故障，則PWRGD引腳毫無延遲地變?yōu)榈碗娖?。控制PWRGD的通道（通道1至通道4）由工廠熔絲指定，或通過I2C接口設置相應位來指定。

開關電源時序控制之有源輸出放電開關
每個降壓調節(jié)器均集成一個放電開關，它連接在開關節(jié)點與地之間。當其相關調節(jié)器禁用時，開關接通，有助于使輸出電容快速放電。對于通道1至通道4,放電開關的典型電阻為250 Ω。當調節(jié)器禁用時，即使有大容性負載，有源放電開關也會將輸出拉至地。這樣就能顯著提高系統(tǒng)的穩(wěn)定性，尤其是在周期供電時。